DRAM Layout Engineer: IP Block Design & Verification (Jalisco)

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06 oct
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Micron Technology
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Jalisco

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Micron Technology

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Micron Technology is seeking an experienced DRAM Layout Engineer to transform schematics into physical layouts for advanced CMOS processes. You will lead IP layout development, perform verification, and drive on-time delivery while coordinating with general teams across the US, India, and Japan.

Ideal candidates have 3+ years in CMOS layouts, strong Cadence skills, and a track record of collaborative leadership in multi-project environments.

#J-18808-Ljbffr

📌 DRAM Layout Engineer: IP Block Design & Verification (Jalisco)
🏢 Micron Technology
📍 Jalisco

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