Soc verification engineer: uvm testbenches, coverage lead (México)

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13 ago
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Semiconductor Engineering
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México

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Semiconductor Engineering

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Semiconductor Engineering seeks a hands-on So C Design Verification Engineer to drive verification for complex So C/IP blocks. You will own verification planning, UVM testbench development, directed and constrained-random test content, coverage closure, and debug across block, subsystem, and So C levels. You’ll collaborate with design, architecture, firmware, and validation teams to deliver high-quality silicon on schedule.

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🏢 Semiconductor Engineering
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